Electronica digital 2021_16-04

Tarea 1 Actividad de Presaberes.

1. Actualización de perfil y presentación:

Actualizar el perfil con foto e información y realizar un aporte en el foro con la evidencia.

Realizar aporte en el foro con información personal como: Nombres, apellidos, correo, Skype, intereses de la asignatura y semestre actual.

2. Presaberes

2.1 Objetivo: Contextualizar el curso de Electrónica Digital

• Revisar el siguiente OVI: http://hdl.handle.net/10596/225612

❖ Describa con sus propias palabras qué es una compuerta lógica y que función cumple en el diseño de los circuitos digitales

❖ Qué es descripción de hardware HDL y nombre algunos lenguajes de descripción de hardware.

❖ Qué es una FPGA.

b. Objetivo: identificar las diferentes compuertas lógicas y sus respectivas tablas de verdad.

El estudiante debe completar la siguiente tabla. Observar el ejemplo de la primera fila correspondiente a la compuerta AND. De esta forma debe desarrollar las restantes 6 filas.

3. Registro y prueba del software EdaPlayGround:

Realizar el registro en el software online EdaPlayGround. Las instrucciones para hacer registro y una prueba de este software se encuentran en el Entorno Componente Práctico, Escenario Simulado. La evidencia que deberán subir en el informe será una impresión de pantalla, donde se muestre el diseño y la simulación de una compuerta AND (ver video en el entorno de Aprendizaje Práctico). Además de la descripción de cada una de las líneas.

 

Tarea 2 Sistemas de Numeración y Simplificación de Funciones Lógicas.

La actividad consiste en:

1. Realice las siguientes conversiones de base 10 a la base indicada (Secciones 3.3 y 3.5 del libro de Muñoz):

  • a. 650,20 a Hexadecimal

  • b. 501,25 a Binario

  • c. 75,3 a Hexadecimal

  • d. 120,1 a Binario

2. Convierta los siguientes números a complemento a 2 con el número bits indicados (Sección 3.7.2 del libro de Muñoz).

  • a. −13 con 6 bits.

  • b. -39 con 6 bits

  • c. −100 con 8 bits

  • d. −29 con 6 bits

3. Sea la siguiente función Booleana (Secciones 2.3 y 2.4 del libro de Muñoz):

𝐹(𝐴, 𝐵, 𝐶, 𝐷) = ∑(2,4,6,8,10,12)

  • a) Utilizando mapas de Karnaught encuentre la mínima expresión Suma de Productos.

  • b) Utilizando mapas de Karnaught encuentre la mínima expresión Producto de Sumas.

  • c) Implemente en VHDL ambas expresiones usando el software EDAPLAYGROUND. En el informe debe incluir una impresión de pantalla de la descripción en VHDL y la simulación.

  • d) Construir el esquemático de la función simplificada para la suma de productos.

4. En una despulpadora se dispone de 4 grupos de motores en todo el proceso de producción y se desea monitorizar estos motores. Para ello cada grupo dispone de un sensor que se activa (1) si el grupo está funcionando correctamente y se desactiva (0) en caso de que se detecte un fallo en el grupo. Diseñe un circuito que a partir de la información proporcionada por estos sensores active una señal cuando falle sólo uno de los grupos, otra cuando fallen dos o más grupos.

  • a) Encuentre una tabla de verdad que modele el funcionamiento del circuito. Esta tabla tendrá tres entradas (una por cada sensor) y dos 3 salidas (una cuando que indica cuando falla un grupo y otra para indicar cuando está fallando más de un grupo).

  • b) Simplifique dicha tabla de verdad usando Karnaught e impleméntela en VHDL. c) Simule su diseño en EDAPLAYGROUND para comprobar el correcto funcionamiento de su circuito.

Figura 1. Representación gráfica del sistema.

5. Sea la siguiente función Booleana, en donde los primeros términos son los mintérminos (m) y los segundos (d) son condiciones libres (Sección 2.4.3):

𝐹(𝐴,𝐵, 𝐶,𝐷) = ∑(0,10,12,13) + ∑ (1,2,5,7,8,11)𝑑

  • a. Encuentre la mínima expresión SOP, usando mapas de Karnaught.

  • b. Implemente en VHDL la expresión usando el software EDAPLAYGROUND. En el informe debe incluir una impresión de pantalla de la descripción en VHDL y la simulación

ADVERTENCIA: Todas las implementaciones en VHDL se deben hacer utilizando el software EDAPLAYGROUND. La implementación se debe evidenciar en el informe con la impresión de pantalla de la descripción de VHDL. La impresión de pantalla debe seguir las indicaciones dadas en el Anexo 0 de lo contrario el aporte NO se considerará válido.

Nota: Si requieres del desarrollo de esta guia, no dudes en contactarnos, escribenos por nuestros medios de comunicacion contamos con excelentes profesionales, o si deseas compar el archivo existente con el desarrollo de la actividad pulsa comprar.

Tarea 3 Circuitos Combinacionales

1. Describa en VDHL un multiplexores 8 a 1 utilizando la sentencia with-select.

  • a. ¿Qué es un multiplexor?

  • b. Un Impresión de Pantalla de la descripción en VHDL (Ver la advertencia al final de la guía, con respecto a las impresiones de pantallas válidos)

  • c. Un Impresión de Pantalla del resultado (diagrama) de la simulación, en el cual se debe evidenciar el correcto funcionamiento del diseño. NO se debe incluir el código VHDL de la simulación.

2. Describa en VDHL un decodificador 2 a 4 utilizando la sentencia with-select. El diseño debe contener:

  • a. ¿Qué es un decodificador?

  • b. Una Impresión de Pantalla de la descripción en VHDL.

  • c. Una Impresión de Pantalla de la simulación, en el cual se debe evidenciar el correcto funcionamiento del diseño.

3. Describa en VDHL un codificador de 4 entradas, sin prioridad, utilizando la sentencia with-select. El diseño debe contener:

  • a. ¿Qué es un codificador?

  • b. Una Impresión de Pantalla de la descripción en VHDL.

  • c. Una Impresión de Pantalla de la simulación, en el cual se debe evidenciar el correcto funcionamiento del diseño.

4. Describa en VDHL el circuito que se muestra en la siguiente figura:

  • a. Utilizando la sentencia with-select.

  • b. Utilizando la sentencia when-else.

El diseño debe contener:

  • a. Una Impresión de Pantalla de la descripción en VHDL.

  • b. Una Impresión de Pantalla de la simulación, en el cual se debe evidenciar el correcto funcionamiento del diseño.

5. Describa en VDHL el circuito que se muestra en la siguiente figura. El diseño debe contener tres módulos diferentes (tres componentes) y un archivo de alto nivel, tal como se muestra en la siguiente figura.

El diseño debe contener:

  • a. Una Impresión de Pantalla de la descripción en VHDL.

  • b. Una Impresión de Pantalla de la simulación, en el cual se debe evidenciar el correcto funcionamiento del diseño.

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Tarea 4 Circuitos secuenciales

La actividad consiste en:

Realizar el diseño a nivel de diagrama de bloques y la implementación en VHDL de los siguientes circuitos digitales.

 

Ejercicios a resolver.

 

1. Diseñe un flip-flop tipo D, con reset activo en alto y enable activo en alto.

  • a. ¿Qué es un flip flop?

  • b. Un diagrama de bloques y colocar la tabla de verdad.

  • c. Una impresión de pantalla con la descripción en VHDL

  • d. Una impresión de pantalla con la simulación generada en EDA PLAYGROUND.

2. Diseñe un registro de 8 bits con reset activo en alto.

  • a. ¿Qué es un registro?

  • b. Un diagrama de bloques, colocar la tabla de verdad.

  • c. Una impresión de pantalla con la descripción en VHDL

  • d. Una impresión de pantalla con la simulación generada en EDA PLAYGROUND.

3. Diseñe un contador ascendente módulo N, donde N corresponde a su edad.

  • a. Un diagrama de bloques diseñado por el estudiante y

  • b. Una impresión de pantalla con la descripción en VHDL

  • c. Una impresión de pantalla con la simulación, en el cual se evidencie el correcto funcionamiento del diseño.

4. Diseñe un contador descendente módulo M, donde M es su edad. El diseño debe incluir:

  • a. Un diagrama de bloques diseñado por el estudiante.

  • b. Una impresión de pantalla con la descripción en VHDL

  • c. Una impresión de pantalla con la simulación, en el cual se evidencie el correcto funcionamiento del diseño.

5. Diseñe un contador ascendente/descendente módulo M, donde M es su edad. El diseño debe incluir:

  • a. Un diagrama de bloques diseñado por el estudiante.

  • b. Una impresión de pantalla con la descripción en VHDL Una impresión de pantalla con la simulación, en el cual se evidencie el correcto funcionamiento del diseño.

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Tarea 5 Aplicaciones de Circuitos Combinacionales y Secuenciales-Componente práctico.

La actividad consiste en:

Una multinacional de productos alimenticios requiere implementar un sistema de empacado, debido a los cambios de consumo, deben configurar nuevas presentaciones en la cantidad de paquetes de papas por caja. Se van a ingresar las referencias más consumidas, pollo y limón. El sistema cuenta con un sensor piezoeléctrico, que por el peso de los paquetes identifica las dos referencias.

 

Para dicha labor se requiere que el Ingeniero, ajuste el sistema de la siguiente forma:

  • Un detector de flanco, que envía la señal a los contadores cada vez que se activa el sensor piezoeléctrico.

  • Dos contadores: el primero para el número de paquetes por caja de cuenta ascendente de tres en tres, y el segundo para el conteo de las cajas, con cuenta ascendente.

Por ejemplo, se programa el sistema para empacar 9 paquetes, en cada caja, y se requiere 3 cajas, entonces inicia en 0 la cuenta de paquetes hasta 8 (0,3,6,9.), y el contador de cajas, inicia en 0, y cada vez que llena la caja aumenta el conteo, hasta 2 (0,1,2…).

Figura 2. Cicuito a implementar

  • Cada estudiante debe seleccionar una configuración y manifestar en el foro su selección.

  • Se debe hacer la implementación en VHDL del circuito propuesto.

  • Adicionalmente se debe simular para comprobar que efectivamente el circuito funciona como se ha descrito.

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Tarea 6 Tarea Final

La actividad consiste en:

Un ingeniero electrónico egresado de la prestigiosa UNAD es contratado para automatizar los registros de tiempo de una carrera a atletismo.

El circuito cuenta con un cronómetro que contabiliza los segundos (Ver figura 1).

Adicionalmente, en la meta hay un sistema infrarrojo que produce un uno lógico cada vez que un atleta cruza la meta.

El funcionamiento del circuito es el siguiente:

  • Antes de iniciar la carrera, el delegado pulsa la señal de reinicio para reiniciar todo el sistema.

  • Cuando se inicie la carrera el delegado pulsa la señal de inicio del cronómetro para que este empiece a contar (ver tarea 4).

  • Cuando un atleta cruce la meta se produce un uno lógico en la señal infrarrojo, el cual permite activar la señal write_enable para guardar el tiempo y a su vez aumentar la dirección (Adress) de la memoria.

  • De esta forma, cada vez que un atleta cruce la meta, se podrá guardar el tiempo transcurrido en una posición diferente de la memoria

La figura 1 muestra el diseño del circuito a implementar.

El grupo colaborativo debe implementar el diseño en VHDL y simularlo. El informe debe contener:

  • a) Impresión de pantalla con la descripción en VHDL del diseño.

  • b) Impresión de pantalla de la Simulación, en el cual se debe ver el contenido de la memoria, con los tiempos de al menos tres atletas. Los tiempos pueden ser números aleatorios, lo importante es lograr guardar estos valores en la memoria.

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